Az AMD egyik mérnöke által készített QEMU-javítás megerősíti a Zen 6 Epyc-Venice processzor adatait, beleértve egy régóta fennálló biztonsági rés kijavítását is

Ben Cheatham, az AMD szoftvermérnöke ( ) egy négy javításból álló sorozatot nyújtott be a QEMU fejlesztői levelezőlistára, amely hivatalos „Epyc-Venice” CPU-modellt ad hozzá a projekt x86-emulációs kódjához. A 2026. június 30-i keltezésű javítás az első elsődleges forrásból származó betekintést nyújt az AMD hamarosan megjelenő, Venice kódnéven ismert Zen 6 Epyc szerverprocesszorainak CPUID-funkciókészletébe és gyorsítótár-hierarchiájába. Egy külön, a OpenBenchmarking-hez benyújtott lscpu kimenet weboldalra egy valódi Epyc-Venice mérnöki mintából származó külön lscpu kimenet alátámasztja a javítás specifikációit a tényleges chipen.

Az új modell a 26-os családhoz, a 80-as modellhez és a 0-s lépésszámhoz tartozik, és a vendég operációs rendszerek számára „AMD EPYC-Venice Processor” néven jelentkezik. A meglévő Epyc-Turin (Zen 5) modell alapfunkcióira épül, és számos új utasításkészlet-bővítést tartalmaz: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8, valamint egy új AVX512 Bit Matrix Multiply (BMM) utasítás, amelyet korábban ugyanebben a javítási sorozatban vezettek be. A modell emellett támogatja a CET Shadow Stack funkciót, a TSC_ADJUST parancsot, valamint egy új, spekulatív végrehajtás elleni védelmi funkciót, az Enhanced Return Address Prediction Security (ERAPS) nevű megoldást.

Érdemes megjegyezni, hogy a javítás beállítja az SRSO_NO jelzőt, jelezve, hogy a mag nem sebezhető a „Speculative Return Stack Overflow” (SRSO) támadással szemben – ez egy spekulatív végrehajtási hiba, amely a korábbi Zen-generációkat érintette. Az OpenBenchmarking lscpu kimenete függetlenül megerősíti ezt valódi hardveren, a „Spec rstack overflow: Not affected” feliratot jelenítve meg. Az SRSO kihasználja a CPU visszatérési cím-előrejelzőjét, és ráveszi, hogy spekulatív módon hajtson végre kódot egy támadó által választott címen, mielőtt a hibás előrejelzést észlelnék; az AMD korábbi Zen chipjei szoftveres védelmi intézkedésekre támaszkodtak, például a kontextusváltásokkor az elágazás-előrejelzési állapot kiürítésére, ami teljesítménybeli veszteséggel jár. A hardveres szintű javítás azt jelenti, hogy a Venice magok a támadási útvonalat a szilíciumban zárják le, nem pedig szoftveres javításokkal, ezzel csökkentve a terhelést. Ez a hardveres védelmi intézkedés az ERAPS-szel párosul, egy új mechanizmussal, amely úgy tűnik, hogy szabályozza, mennyi visszatérési címelőzményt követ nyomon az előrejelző vendégenként, az ugyanabban a javítási sorozatban tárgyalt RAPSIZE paraméter alapján.

(Érdemes megjegyezni, hogy az elmúlt évtized legtöbb Intel CPU-ja alapvetően hasonló sebezhetőségekkel rendelkezik a hardveres elágazás-előrejelzés kihasználása tekintetében, és ezekre vonatkozó javítások teljesítményveszteséggel járnak a felhasználók számára.)

A javításban felsorolt gyorsítótár-konfiguráció magonként egy 48 KB-os, 12-utas L1 adatgyorsítótárat és egy 32 KB-os, 8-utas L1 utasításgyorsítótárat jelez, ami nem változott a Zen 5 Turin generációhoz képest. Az L2-gyorsítótár magonként 1 MB-os, 16-utas és inkluzív, ami szintén megegyezik a Turin-nal. Az L3-gyorsítótár 64 MB-os, 16-utas, és a chip szintjén megosztott. Az OpenBenchmarking-minta is ezt tükrözi.

Bár egyik forrás sem említi a memóriatámogatást vagy az árat, Mark Papermaster, az AMD műszaki igazgatója külön megerősítette, hogy az Epyc Venice-t hivatalosan is bemutatják az AMD „Advancing AI” rendezvényén https://www.amd.com/en/corporate/events/advancing-ai.html San Franciscóban, július 22–23-án, vagyis a teljes műszaki adatok, az árak és a rendelkezésre állás részletei várhatóan napokon belül ismertté válnak.